EDA 技术

今日: 16|主题: 7664|帖子: 42692 收藏 (42)

1 ... 28 29 30 313233 34 35 36 ... 192 / 192 页下一页

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶


[PADS] hyperlynx 仿真 aijingjing 2017-2-26 18:24 2 1099
[ISE] ISE教程 se AC sdlls 2017-2-26 14:44 1 959
[ISE] 怎样*ise14.7 ISE14.7 ce ICE selongli 2017-2-26 14:43* 2 1111
[Quartus] signaltap使用实例 SIGNAL SignalTAP AC minzisc 2017-2-26 14:42 1 796
[Allegro] allegro PCB designer 不能flip design ALLEGRO ip PCB cm398515912 2017-2-16 13:15 9 12833 1
[cadence] cadence16完整*方法 cadence16 AC gaochy1126 2017-2-15 09:41* 0 767
[FPGA] Altera_Modelsim仿真资料 altera modelsim 仿真 gaochy1126 2017-1-31 12:04 2 870 1
[Quartus] Quartus II 12.0 下载、安装和** altera gaochy1126 2017-1-30 23:20 1 1634
[FPGA] 大神们是否将GPU与FPGA结合起来，搞超算，进行大规模仿真呢？ FPGA 仿真 GPU 韩山童 2017-1-29 21:47 8 1851
[ISE] ISE中WARNING问题 se warning TE 51xlf 2017-1-29 21:47 3 1407
[FPGA] 用ISE编程，做FPGA，应该学什么书或者教程 FPGA 编程 se 51xlf 2017-1-29 21:46 3 1199
[multisim] multisim 里的异或门怎么找 multisim uiint 2017-1-29 21:44 3 5548
[protel] 仿真软件中XFG1及XSC1是什么？在multisim10的哪里？仿真软件 multisim10 AC uiint 2017-1-29 21:42 2 10581
[Quartus] uartus II 现有各版本之差异 UART gaochy1126 2017-1-26 15:50 0 833
[Quartus] Quartus II 12.0 ** UART AC gaochy1126 2017-1-26 15:44 1 915
[protel] 在PCB设计工具Protel中输入汉字的方法 protel pcb设计 AD pcb_ic 2017-1-24 21:30 5 2161
[protel] PROTELL DXP 画复杂电路图时，遇到的问题？ dxp protell 电路图泰山神泉 2017-1-8 07:53 8 1321
[Verilog HDL] 大神能帮忙写个最简单的vhdl或者verilog hdl程序吗 verilog VHDL EDA 张张张张崔 2017-1-6 10:19 4 1109
想了解AX5043，SX1278芯片芯片 sx1278 ax5043 lyf20140402 2017-1-4 16:52 5 5942
[Allegro] allegro16.6 死机问题 Allegro16.6 应用程序布线 leastbad 2017-1-3 11:59 11 12588
[Allegro] Allegro文件类型后缀说明 ALLEGRO symbol mb lzmm 2016-12-28 22:18 1 921
[cadence] Cadence中常见文件格式 cadence PCB pc lzmm 2016-12-28 22:18 1 2341
[Verilog HDL] 改为复位键高电平有效电平 ST 张默小 2016-12-25 09:54 1 921
[FPGA] 500ms内数脉冲数脉冲 ST RS whw3245906 2016-12-25 09:53 3 1255
[protel] 新人求助电路会飞的小猪大猪 2016-12-25 09:47 5 635
[Verilog HDL] EDA程序四位加法器改为五位加法器 EDA ic 张默小 2016-12-24 20:14 1 884
[Verilog HDL] 改为3位向量乘法器向量乘法器 ST 张默小 2016-12-24 20:09 0 779
[PADS] pads pcb一条线布一半时点完成就会自动布线 pads PCB 自动布线 nb533 2016-12-23 21:30 1 1704
[Quartus] quartus 9分频问题 ST ic adados 2016-12-23 21:28 2 956
[Allegro] 小哥Cadence Allegro DDR3公开课视频（170+工程师参加） ALLEGRO cadence 工程师小哥Allegro 2016-12-23 21:26 2 2300
[cadence] orcad中如何去掉design cache中的路径信息呢？ CACHE Design OrCAD shiyang800 2016-12-20 08:11 4 2090
[Verilog HDL] 有关时钟的问题时钟 hz ps youwenzh 2016-12-20 05:47 14 1082
[protel] 用Altium导入GERBER反向生成PCB文件步骤 Altium gerber PCB文件 pcbchaoban 2016-12-19 15:16 5 7050
[protel] cadence16.5的原理图如何转换为AD格式？原理图 cadence16.5 AD格式 ElectronF0 2016-12-16 08:28 11 7001
镜像电流源电路的疑惑 ...2 电流电路 jack_shine 2016-12-16 08:09 39 8677
[protel] 在AD中，怎么画排阻？求高手指点，谢谢！！！ AD yan心跳 2016-12-15 20:18 4 5722
[PADS] PADS 重叠线怎样通过软件检查出错 pads 软件 PCB billy_2005 2016-12-13 14:50 2 1506
[cadence] 才玩了两天，我就觉得我不着道了，布线这两个问题已崩溃布线电脑电气 innere 2016-12-12 11:13 5 1028
[PADS] pads layout中的层设置成最大后怎么样改回? layout pads ADSL qvb123 2016-12-11 09:05 2 9165
[FPGA] 卡尔曼滤波原理卡尔曼滤波滤波 AC isseed 2016-12-8 11:24 5 1117