本版专家: gaochy1126
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[Allegro] allegro16.6 死机问题
2017-1-3 11:59 11 13452
[Allegro] Allegro文件类型后缀说明
2016-12-28 22:18 1 1332
[cadence] Cadence中常见文件格式
2016-12-28 22:18 1 3532
[Verilog HDL] 改为复位键高电平有效
2016-12-25 09:54 1 1149
[FPGA] 500ms内数脉冲数 新人帖
2016-12-25 09:53 3 1550
[protel] 新人求助 新人帖
2016-12-25 09:47 5 778
[Verilog HDL] EDA程序四位加法器改为五位 新人帖
2016-12-24 20:14 1 1073
[Verilog HDL] 改为3位向量乘法器
2016-12-24 20:09 0 1005
[PADS] pads pcb一条线布一半时点完成就会自动布线 attach_img
2016-12-23 21:30 1 2041
[Quartus] quartus 9分频问题 新人帖 attach_img
2016-12-23 21:28 2 1137
[Allegro] 小哥Cadence Allegro DDR3公开课视频(170+工程师参加)
2016-12-23 21:26 2 2559
[cadence] orcad中如何去掉design cache中的路径信息呢?
2016-12-20 08:11 4 2526
[Verilog HDL] 有关时钟的问题 新人帖
2016-12-20 05:47 14 1438
[protel] 用Altium导入GERBER反向生成PCB文件步骤 attach_img
2016-12-19 15:16 5 7654
[protel] cadence16.5的原理图 如何转换为AD格式 ? attach_img
2016-12-16 08:28 11 8136
镜像电流源电路的疑惑 attach_img  ...2
2016-12-16 08:09 39 9784
[protel] 在AD中,怎么画排阻?求高手指点,谢谢!!!
2016-12-15 20:18 4 6190
[PADS] PADS 重叠线 怎样通过软件检查出错
2016-12-13 14:50 2 1747
[cadence] 才玩了两天,我就觉得我不着道了,布线这两个问题已崩溃 新人帖 attach_img
2016-12-12 11:13 5 1221
[PADS] pads layout中的层设置成最大后怎么样改回?
2016-12-11 09:05 2 9849
[FPGA] 卡尔曼滤波原理 attachment
2016-12-8 11:24 5 1309
[multisim] multisim如何添加仿真模型? attachment  ...2
2016-12-7 11:11 27 15392
[protel] 一种快速估算PCB走线电阻的方法 agree
2016-11-26 11:20 13 6495
[cadence] 下面的NCverilog tcl脚本内容求大神帮忙解释一下
2016-11-25 22:03 1 2499
[protel] Nexys3_sch attachment
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[multisim] lc振荡电路 attachment
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[Allegro] 各种振荡器电路的计算器 新人帖 attachment
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[protel] 千兆以太网差分走线等长问题
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[PADS] PADS ROUTER 动态走线时不可控制的自动修线,如何关闭? 新人帖 attach_img
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2016-11-13 22:40 0 1084
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[Allegro] allegro GXL 版本还不如 XL版本? attach_img
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请问仪器面板上外面贴着这个有按钮和显示窗口是什么? attach_img
2016-11-7 15:17 8 1378
[multisim] 电路设计软件 attachment
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[cadence] CADENCE原理图与PCB设计说明 新人帖 attachment
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