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读得懂verilog，但是看不懂书上综合的RTL视图，肿么办？
RTL ，verilog ，verilo ，FPGA ，PGA
FPGA论坛 zhangqixue521 2011-11-22 7 4136 GoldSunMonkey 2011-11-22 21:59
新手Verilog视频教程跪求，求各位前辈慧施
verilog ，视频教程 ，verilo ，COM
EDA 技术 22223099 2011-10-28 7 3213 22223099 2011-11-9 17:54
新手求助，ISE里到底怎样才能使用IP？
se ，ip ，ip核 ，verilog ，verilo
FPGA论坛 ccmicky 2011-7-28 7 3231 bairan168 2011-9-15 17:22
如何通过改善Verilog程序以减少CPLD的宏单元用量
CPLD ，PLD ，verilog ，verilog程序 ，verilo
FPGA论坛 ino1988 2011-3-31 7 4998 galton1982 2011-5-3 17:09
FPGA数组的使用问题
FPGA ，HDL ，verilog ，VerilogHDL ，verilo
ZLG S3C2440 2010-1-9 7 4746 S3C2440 2010-2-24 14:04
不怕被拍砖的问一下，FPGA高手请进！
FPGA ，PGA ，verilog ，verilo
EDA 技术 lake198664 2007-8-9 7 2949 wswh2o 2007-11-23 17:10
关于FPGA的18B20研究，请各位大侠进来解决下 attachment
FPGA ，18b20 ，时序 ，verilo ，Verilog语言
电子技术交流论坛 LANSE1234 2009-12-17 7 3393 LANSE1234 2010-1-9 13:26
帶著東西來祝賀 attachment
HDL ，verilog ，VerilogHDL ，verilo ，hd
FPGA论坛 腾腾 2010-3-23 7 3240 voxelgeo 2010-3-29 18:25
关于verilog语言的初级问题，请指教
verilog ，Verilog语言 ，verilo ，信号 ，I/O
EDA 技术 lzlsw 2009-3-30 6 3069 一只小蜗牛 2009-9-25 13:12
夏宇闻老师书第9章例9.4的问题 attach_img
verilo ，verilog ，仿真 ，数字系统 ，数字系统设计
FPGA论坛 比神乐 2023-3-21 6 1510 比神乐 2023-3-22 10:14
Quaruts II 编译向量的数组报错
向量 ，编译 ，TE ，verilo ，verilog
FPGA论坛 kun5979 2012-10-19 6 7680 ifpga 2013-2-22 16:23
testbench里提示找不到模块，这是为什么？
testbench ，TI ，Lab ，IO ，verilo
FPGA论坛 jiyiche 2011-3-8 6 7651 小云001 2011-3-19 23:02
新手！ 求指导。 基于FPGA图像采集，存储以及显示。
FPGA ，PGA ，图像采集 ，verilog ，verilo
FPGA论坛 可爱的蓝精灵 2015-11-23 6 1282 3008202060 2015-12-3 23:48
PWM
PWM ，verilog ，verilo
EDA 技术 miantan 2007-1-19 6 2745 fuyun185 2008-4-16 10:59
怎么对Verilog定义的memory初始赋值
memory ，verilog ，verilo ，存储单元
FPGA论坛 ylanxuez 2012-2-12 6 8332 beck_ck 2012-2-24 12:35
verilog模块里输入信号的问题
verilog ，信号 ，verilo ，Wire
FPGA论坛 nm2012 2013-4-30 6 2398 GoldSunMonkey 2013-5-1 16:06
T叔有没有Verilog方面的书啊？
verilog ，verilo
电子技术交流论坛 shell.albert 2012-7-30 6 1860 pingis58 2012-8-9 13:17
verilog的一点体验
verilog ，verilo
FPGA论坛 GoldSunMonkey 2013-5-10 6 2466 menglong200806 2013-5-11 21:46
新手入门求教
开发板 ，烧写 ，XILINX ，烧写程序 ，verilo
FPGA论坛 dufuying 2012-4-4 6 2680 liwsx 2012-4-5 16:49
4组数据混在一起，如何分离开来 attach_img
HDL ，verilog ，VHDL ，芯片 ，verilo
FPGA论坛 paulkiyt 2018-6-12 6 1437 stickler 2018-6-18 09:04
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