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max+plus 2 I/O口的缺省电平标准是什么电平电平标准 I/O guwu 2011-8-31 16:45 1 2428
xilinx fpga在外部引脚上输入时钟和输出时钟如何同相？ FPGA XILINX 引脚钻研的鱼 2011-9-7 08:43 9 5160
新手到学fpga彻底迷惑了！求助！！ FPGA LED se yqyq31601099 2011-11-7 23:36 3 2076
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SPARTEN6 硬核DDR2的布局 DDR TE 布线 caiwenwen355 2011-9-14 07:08 13 2697
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[CPLD] ise时钟问题时钟 se DCM HAORANAN123 2011-9-6 10:58 12 4370
[CPLD] 一个时钟怎么直接赋给另一个时钟时钟 AD ise软件 HAORANAN123 2011-9-3 07:55 6 3014
[matlab] xilinx中是不是没有用于位同步的数字锁相环IP核 ip核 XILINX izefei 2011-9-5 22:16 11 4039
[Quartus] 多路UART接收数据 UART 接口管脚 yimulei 2011-9-7 20:33 9 3483
[FPGA] 急求解：FPGA难题 FPGA 信号电平 zhangqixue521 2011-9-26 15:44 16 3965
FPGA计数器的问题 FPGA 计数器 tc lczhoujq 2011-9-6 15:10 11 5118
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IP核怎么用 ip核 FPGA PGA jakfens 2011-8-18 15:08 0 2078
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问一下有关FPGA培训班 FPGA PGA 华清远见 jakfens 2011-9-10 21:35 10 2397