FPGA论坛

本版专家: feihufuture, jameswangchip, yulunna

今日: 0|主题: 14373|帖子: 104883

1 ... 271 272 273 274275276 277 278 ... 360 / 360 页下一页

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶赏金帖


[Quartus] 如何测量Spartan-6的结温？ spartan Spartan-6 AN sleepybear 2012-3-31 08:54 14 3610
IP生成后工程中找不到 ...2 ip symbol mb sunmax 2012-3-31 08:52 30 4368
148.5M分频得到3.072M请问怎么分 ...2 spartan spartan3 AN zhulin 2012-3-31 08:51 23 4062
帮我看看哪儿出现问题了 SIGNAL ic wzm123456 2012-3-30 19:19 5 2046
能不能发个Synplify.Premier9.6.2 EMI Premier Synplify why2009a 2012-3-30 15:05 11 2981
microblaze 只能生成差分clk输入? Micro MICROBLAZE ic why2009a 2012-3-30 15:02 7 2491
赛灵思28纳米产品创纪录出货速度成就行业里程碑赛灵思器件 TE disini 2012-3-29 20:42 6 2034
这样的时序报告合格吗时序 hz aikimi7 2012-3-29 20:37 11 2279
[matlab] ise10.1调用edk10.1问题 se TE syste Luck_long 2012-3-29 20:27 2 2694
请教各位Picoblaze问题 PICOBLAZE 拨码开关软核 memory130 2012-3-29 19:44 3 2485
ISE开发环境使用指南 se AC 明空 2012-3-29 19:24 10 2993
为什么需要多个DCM模块？ DCM 信号时钟梦境缠绕 2012-3-29 19:17 7 3838
这样算不算流水线呢？ ST Stage aikimi7 2012-3-29 18:35 6 2263
fpga如何驱动打印机 FPGA PGA 打印机 xiaoniubuniu 2012-3-29 17:11 1 1482
FPGA 读写SRAM（关于如何分配sram的问题） FPGA 读写 52228254 2012-3-29 16:01 7 3898
FPGA中怎么调用现有的模块 FPGA PGA liu_yi_xf 2012-3-29 15:53 1 1966
请教：ISE中modelsim后仿过不了，怎么直接定位问题？ modelsim se FPGA yuxiang2008 2012-3-29 08:52 10 3364
[verilog] Secure IP Delivery Flow Delivery Secure ip Oxygen.Chu 2012-3-29 08:50 18 3673
[matlab] DSP调试的一些实际经验（转贴） DSP 调试 dsp程序 davines 2012-3-28 21:52 0 2167
ALTERA的 FPGA设计，如何封装成IP核？ altera FPGA设计 ip核 Windmill_CN 2012-3-28 21:20 3 3068
Verilog小数定标问题 verilog verilo 代码 aikimi7 2012-3-28 20:24 6 2642
Xilinx FPGA的Fast Startup startup FPGA FAST anqier1 2012-3-28 18:11 6 2340
FPGA调试基础知识 FPGA 基础知识调试 hihu 2012-3-28 18:03 5 2192
FPGA/CPLD数字电路设计经验分享数字电路设计 FPGA/CPLD ooljo 2012-3-28 15:31 12 2837
新人求助！！老师让自己做CPLD，但是我不会的实在太多了。 protel TE 杀猪王子 2012-3-28 10:19 7 1955
基于FPGA一种OFDM的实现 FPGA ofdm调制 anqier1 2012-3-28 10:02 8 2567
斯巴达3e start starter 赛灵思 sunmax 2012-3-28 09:59 18 3865
[求助]FPGA布线后仿真的问题 FPGA 布线后仿真梦境缠绕 2012-3-28 09:11 6 2715
选型选型 FPGA 数字信号处关羽不爱跑 2012-3-28 08:33 10 2365
请教兄弟们一个verilog的程序问题 verilog PLD skiry 2012-3-28 08:27 7 2446
Xilinx ISE软件当中的工程当中的automatic include include XILINX ise软件 brace1108 2012-3-27 23:25 1 5178
C++ 播放器设计 C++ liuxupu 2012-3-26 23:10 6 2694
ISE综合属性问题 se RS Chip gongjian32 2012-3-26 23:09 12 4417
[VHDL] 使用PLL的约束问题 PLL 时钟电路 shallsure 2012-3-26 23:09 5 3316
咨询个VHDL CASE语句公共分支的问题 VHDL se state xdwumin 2012-3-26 22:48 11 3462
自己摸索FPGA——ISE使用modelsim仿真的问题 FPGA modelsim 仿真 alecsoo 2012-3-26 22:47 6 2489
microblaze 差分clk Micro MICROBLAZE ic why2009a 2012-3-26 22:46 7 2723
基于FPGA平台的工业电机最大效率实现 FPGA 电机控制 anqier1 2012-3-26 22:23 2 2179
Xilinx VirtexTM-5 系列PCB设计实例 virtex XILINX pcb设计 litgb 2012-3-26 22:11 1 1913
一个verilog的问题：用户自定义原语(UDP)是不是无法综合？ udp verilog verilo lonelyking1716 2012-3-26 21:02 1 2775