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【求助】FPGA输出管脚不能设为低电平 FPGA 管脚电平 pili1170 2012-3-17 10:01 5 4639
利用赛灵思FPGA实现跳频MSK信号检测算法 FPGA实现赛灵思 aiaiwo 2012-3-16 21:43 16 2607
[VHDL] mch_emc IP的时序问题 ip 时序 EMC ailanqin 2012-3-16 20:05 3 1994
请教一个verilog的问题 ...2 verilog ADDR DDR c1apton 2012-3-16 16:58 21 3441
ISE后仿 se LSI model why2009a 2012-3-16 14:58 3 1923
spartan3e SD卡控制器问题 SD卡 spartan3e 控制器 bluonster 2012-3-16 14:03 3 2391
求教：急 NIOS不能运行 NIOS ce se guolingho 2012-3-16 12:39 7 3012
低功耗FPGA设计的现在和将来 FPGA设计低功耗 AC litgb 2012-3-16 11:21 1 1368
数码管7段显示数码管 code os wzt19910506 2012-3-16 09:36 5 1914
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论坛共享的UART的IP根本不是Mentor的，求Mentor的 mentor UART ip 星星之火红 2012-3-15 21:28 11 2333
altera 的cpld功耗偏高！！！ altera IO bittyphoon 2012-3-15 19:25 1 2508
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紧急help:这个verilog文件xst check syntax报错 ST ck verilog edacsoft 2012-3-15 19:19 3 3069
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没人做过吗？？？？？毕业设计 fpga实现led体三维显示设计 FPGA LED PGA zhangyongpig 2012-3-15 12:58 2 1969
quartus 里用verilog编程，'timescale为什么不能使用？ times verilog编程漫步21世纪 2012-3-15 12:50 8 4581
求助：inout端口在test文件里面作为输入怎么用 inout 端口 TEST 梦境缠绕 2012-3-15 12:45 3 1951
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