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ISE进行设计实现时提示错误 se TE ce memory130 2012-2-22 13:58 2 2721
如图modelsim时序仿真时波形上方message行的红色提示什么？时序 message modelsim loveajia 2012-2-22 13:57 7 4037
altera中文论坛上线啦！！ altera LTE TE allan0403 2012-2-22 11:21 6 3717
[Quartus] EMAC时钟输出为什么使用DDR 时钟 DDR mac ifpga 2012-2-21 17:15 6 3057
痛苦的过程,好的结果! HDL hd FPGA nongfuxu 2012-2-21 17:04 6 2338
一般1个vhd文件中，写几个process比较好 PROCESS hd ce michelle123 2012-2-21 16:11 1 2025
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[matlab] modelsim编译xilinx仿真库的问题编译仿真 XILINX mygirlzsyg603 2012-2-21 10:38 18 4745
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关于CMT中PLL移相的问题 PLL mt hihii 2012-2-20 23:39 14 2904
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ALTERA PCI IP核DMA传输漏数 altera DMA ip核 xiaoyanzi29 2012-2-20 10:24 0 2133
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