FPGA论坛

本版专家: feihufuture, jameswangchip, yulunna

今日: 0|主题: 14355|帖子: 104807

1 ... 76 77 78 798081 82 83 84 ... 359 / 359 页下一页

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶赏金帖


[FPGA] 勇敢的芯伴你玩转Altera FPGA连载40：基于仿真的第一个工程... FPGA altera 仿真 rousong1989 2018-1-15 17:49 0 1221
[FPGA] Xinlinx中EDK添加xps_intc中断问题 NTC ps xinlinx thytsx 2018-1-15 11:52 3 1163
[FPGA] Xilinx 在ISE已完成的工程文件中添加IP核 ip核 XILINX se xpfshawn 2018-1-14 21:13 2 1531
[FPGA] 求教大神！！读EEROM，程序会经常死在无法理解的状态机 ROM 1273687647 2018-1-14 20:41 8 1879
[FPGA] 新人求请教 altera ce EP4CE6 前缀太长不好念 2018-1-13 12:02 1 825
FPGA三段式状态机里定时任务如何处理 FPGA 三段式状态机 whyil 2018-1-10 16:10 0 1122
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载38：：Verilog代码风格之双向... altera FPGA verilog代码 rousong1989 2018-1-9 21:59 2 1468
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载39：Verilog代码风格之提升系... altera FPGA verilog代码 rousong1989 2018-1-9 19:25 0 1469
[FPGA] chipscope的条件触发怎么用？ ChipScope 触发 control 胡斯哲 2018-1-9 19:07 2 3715
[matlab] MATLAB 的system generator仿真闪退 generator matlab System xpfshawn 2018-1-8 12:56 1 1427
[FPGA] zedboard通过FMC连接AD子板后无法扫出zynq芯片 AD fm zedboard 天空的伤 2018-1-7 21:14 2 1926
[FPGA] FPGA设计过了几年后才出现的奇怪问题 FPGA设计通信编译 vincentron 2018-1-5 09:22 4 1620
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载37：Verilog代码风格之同步以... altera FPGA verilog代码 rousong1989 2018-1-4 18:29 0 1091
[CPLD] 请问各位大神，Lattice 的ispMACH LC4512 CPLD烧程序问题？ ispmach lattice 6688hyc 2018-1-3 21:43 1 1367
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载36：Verilog代码风格之寄存器... altera FPGA rousong1989 2018-1-2 19:58 0 1305
[FPGA] 特权同学FPGA微信专栏 FPGA PGA rousong1989 2018-1-2 19:51 0 876
[verilog] 各位大神请帮忙 UART 端口 BigCLoveTu 2018-1-2 09:09 1 979
[FPGA] DDR3初始化配置后内部存储单元的值是什么？存储单元 DDR3 控制器 RGGBer 2017-12-30 14:08 2 1466
[FPGA] 【华为FPGA招聘】 FPGA 华为 COM xiafei321 2017-12-30 09:40 1 2374
[modelsim] ISE14.7和modelsim10.1联合仿真出现问题 modelsim 仿真 ISE14.7 LiuYang0913 2017-12-28 17:34 4 2361
成都天奥电子和苏州长风航空电子航空电子工程师狂羁青马 2017-12-28 17:26 2 1317
[matlab] 关于MATLAB和ISE联合仿真 se 仿真 matlab xpfshawn 2017-12-27 13:13 1 1551
勇敢的芯伴你玩转Altera FPGA连载35：Verilog代码风格概述 altera FPGA verilog代码 rousong1989 2017-12-27 10:11 0 1100
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载34：Verilog代码书写规范 altera FPGA verilog代码 rousong1989 2017-12-27 09:45 0 1520
[FPGA] altera和xilinx官网的开发板为什么那么贵？和国产的锆石，黑金有什么区别吗？ altera XILINX 开发板 zpccx 2017-12-26 15:09 9 10021
[FPGA] 请教数据时钟是否能接入FPGA普通IO FPGA IO 时钟 huijiey 2017-12-24 11:49 4 2178
[FPGA] 新手求助，我写的程序复位有时出错，但在仿真里看是正... 仿真 TE ck whyil 2017-12-24 09:14 0 1202
[FPGA] SPARTAN——6 开发板FPGA的多种功能实现 FPGA spartan 开发板 xpfshawn 2017-12-23 10:12 1 1262
求助各位大佬，思考部分怎样回答 ST ic CJCCJCCJC 2017-12-22 22:34 1 1081
[FPGA] 全局时钟可配置时钟 DCM FPGA hnliucan520 2017-12-22 17:12 0 831
终于把Cyclone IV E115芯片加了2.54的排针了 cyclone 芯片 AC 为FPGA献身 2017-12-21 22:14 2 1849
[Quartus] FPGA单芯片四核二乘二取二的安全系统四核 FPGA kkzz 2017-12-21 10:31 5 3340
[CPLD] 新手试着写的一个计数器，麻烦大神指点一下计数器 ST ic Breakcrow 2017-12-20 12:34 0 1010
勇敢的芯伴你玩转Altera FPGA连载33：可综合的语法子集4 altera FPGA AlteraFPGA rousong1989 2017-12-19 21:40 0 943
一位老电子工程师十年的职场感悟(转） ...2 3 4 电子工程师示波器仿真 AutoESL 2017-12-19 13:39 79 16663
[FPGA] 折腾我的FPGA Arria II GX125做做算法为大家义务做板 ...2 Arria FPGA 接口为FPGA献身 2017-12-18 19:53 27 3856
[Quartus] quartus RTL仿真和门极仿真结果不一样怎么处理仿真 RTL jetlin1992 2017-12-17 11:30 4 2800
[verilog] 语法错误A begin/end block was found with an empty body. AN ck ge eko 2017-12-17 11:28 2 5716
[verilog] Verilog串口通信问题串口通信 verilog RS 892953881 2017-12-17 11:24 6 2333
[verilog] 请教Verilog中case书写用法 verilog verilo se s_h_q 2017-12-17 11:19 2 2349

1 ... 76 77 78 798081 82 83 84 ... 359 / 359 页下一页

今日: 0|主题: 14355|帖子: 104807

快速发帖