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说说赛灵思(Xilinx )的FPGA 高速串行收发器
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[matlab] modelsim仿真xilinx IP DCM 实例
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赛灵思 FPGA的配置与JTAG
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[VHDL] 视频图像灰度信号直方图均衡的FPGA实现
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赛灵思加速驾驶员辅助系统开发
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[FPGA] spartan-6 microboard lx9开发板参考设资料
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简易频谱分析仪
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赛灵思推出ARM汽车级平台,加速汽车驾驶员辅助系统部署 attach_img
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用FPGA实现MAC核所要完成的功能 attach_img
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cygwin 显示中文
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[modelsim] 请问差分时钟输入时序约束怎么做的?
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Modelsim用PLI的方法
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[CPLD] 关于FIFO的IP核的使用
2012-10-18 22:07 0 2402
Verilog PLI 应用举例
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如何Dump波形文件并显示波形
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[verilog] Zynq-7000 SoC平台能够给驾驶员辅助系统开发人员带来更多优势
2012-10-18 21:21 0 1760
赛灵思推出基于ARM®处理器的汽车级平台
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candence文档查阅方式
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VerilogHDL仿真中的宏定义方式
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[matlab] EDK学习总结--XGPIO2
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[matlab] EDK学习总结---XGPIO 1
2012-10-18 21:08 0 1797
光纤通信方案求助  ...2
2012-10-18 20:05 20 4131
verilog开发经验。
2012-10-18 16:57 11 2027
使用cadence和mentor的朋友请注意了!
2012-10-18 16:56 4 2340
防止FPGA设计中综合后的信号被优化
2012-10-18 16:56 3 4167
[VHDL] ddr2与virtex 5 的连接
2012-10-18 14:35 4 2301
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[matlab] 算法级综合器,就是牛X!(妈妈说,标题要长~~~~~~~~~~~~)
2012-10-18 13:06 8 2271
求ise 13.2下载地址
2012-10-17 21:24 1 4323
RTL级与行为级
2012-10-17 21:09 5 2326
ZED zynq 板子到了,启动信息如下
2012-10-17 21:08 1 1636
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2012-10-17 21:08 14 2715
[verilog] 看到了一个Zynq基本系统
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