今日: 0|主题: 14239|帖子: 104455 收藏 (180)
初学者如何学习FPGA?
2012-10-14 20:45 2 1588
verilog设计经验点滴
2012-10-14 20:45 1 1715
新手如何学习FPGA外围硬件电路设计
2012-10-14 20:45 1 1799
编写具有100%可靠性代码的几个技巧
2012-10-14 20:43 1 1189
通过文件读写方式实现Matlab和Modelsim的联合仿真的经验总结
2012-10-14 20:43 1 1435
一个合格的FPGA工程师需要掌握哪些知识?
2012-10-14 20:42 1 1674
Verilog HDL 学习要点总结(二)
2012-10-14 20:42 1 1949
FPGA学习的一些误区
2012-10-14 20:40 5 2220
组合逻辑设计中的毛刺现象
2012-10-14 20:40 2 1992
专业技能的沉淀和行业人脉的累积成就专业人才
2012-10-14 20:40 2 1663
Verilog HDL 学习要点总结(一)
2012-10-14 20:39 0 1985
FPGA开发的十点经验
2012-10-14 20:28 2 1736
FPGA开发要注意的十大要点
2012-10-14 18:33 0 1598
Xilinx ISE所涉及的一些命令以及Command Line的使用
2012-10-14 18:24 0 2105
如何成长为合格的FPGA开发者
2012-10-14 18:24 0 1310
我装ISE 12.1报错
2012-10-14 18:15 2 1835
Xilinx 7系列FPGA使用之CLB探索【再续】 attachment
2012-10-14 18:11 1 1781
Xilinx 7系列FPGA使用之CLB探索 attachment
2012-10-14 18:08 1 1727
FPGA时序约束的几种方法
2012-10-14 17:49 3 2436
深入分析verilog阻塞和非阻塞赋值
2012-10-14 17:46 1 1853
Testbench代码设计技巧
2012-10-14 17:45 2 2090
EDK 14.2改动好大啊,不会用了啊
2012-10-14 17:31 4 1581
FPGA加了驱动芯片245后波形有毛刺
2012-10-13 21:02 7 3077
学习FPGA需要注意的几个重要问题
2012-10-13 20:15 2 1463
如何对5V9885可编程时钟芯片进行编程
2012-10-13 20:13 1 1750
Debian下EDK10.1网表编译时的错误记录
2012-10-13 20:11 1 1437
如何使用PlanAhead/Adept加速管脚排布
2012-10-13 20:02 1 1677
在Zynq™-7000上用C代码实现协处理加速器网上研讨会
2012-10-13 20:01 2 1741
在 Virtex-7 和 Kintex-7 FPGA 中实现高性能 DDR3 数据速率 agree
2012-10-13 20:01 1 1702
2012年嵌入式系统创新及应用技术论坛
2012-10-13 20:01 1 1361
2012 ARM技术研讨会
2012-10-13 20:01 1 1440
Allegro: 如何把元件放到电路板底层
2012-10-13 20:00 1 2234
Symbol for device not found in PSMPATH or must be "dbdoctor"ed attach_img
2012-10-13 20:00 2 10453
orCAD: Duplicate Pin Name "GND" found on Package
2012-10-13 19:59 1 5175
Xilinx FPGA平台5大开放课程正式发布
2012-10-13 19:13 0 1775
FPGA设计和模块化的建议——读书笔记(二)
2012-10-13 19:11 0 1692
Nexys3学习手记:自检测试
2012-10-13 19:02 5 2111
帮忙解决modelsim do文件的问题
2012-10-13 18:49 2 1584
深入浅出FPGA-4-数字电路设计基础
2012-10-13 18:46 14 2075
深入浅出FPGA-3-verilog HDL
2012-10-13 18:42 1 1203
下一页 »
快速发帖
还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则