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[FPGA] 有关AD9826使用中遇到的问题 attach_img
2019-7-26 16:32 3 1389
Altera Max10系列,现在什么价格啊?
2019-7-26 16:31 8 2099
pcie_ref_clk_p/n接反了
2019-7-26 10:16 1 1794
[FPGA] FPGA设计代码整洁之道2
2019-7-26 08:52 0 561
[FPGA] 至简设计原理与应用目录 新人帖
2019-7-26 07:47 2 761
[FPGA] FPGA是什么?应用于哪方面? 新人帖
2019-7-25 16:29 1 810
[FPGA] 将程序从spartan6移植到virtex5 新人帖
2019-7-25 14:59 2 708
[FPGA] FPGA设计干净的代码是程序员的核心技能
2019-7-25 09:14 0 470
[FPGA] signaltap
2019-7-24 16:29 5 2172
[FPGA] 明德扬至简设计法原理与应用--1.6高效编辑器GVIM
2019-7-24 15:43 0 763
大侠们ZYQN FIFO 出来后的tvalid 与 tuser没有对齐,怎么解决? 新人帖 attach_img
2019-7-23 11:15 2 736
NIOS II BSP directory does not exist问题 attach_img
2019-7-22 08:45 1 1182
[Quartus] Xilinx Spartan-6 开发板及原理图(转贴) attachment  ...2
2019-7-19 11:40 33 10267
求XC6SLX150原理图 attachment
2019-7-18 16:59 13 5453
LX9通过Master SPI 方式配置数据遇到问题 attach_img  ...2
2019-7-17 12:01 21 8484
[FPGA] GW1N系列国产fpga芯片数据设计原理使用手册 attachment
2019-7-16 22:55 1 1089
哪位有ANSI/VITA 57.1-2010标准?
2019-7-15 19:36 1 3417
[FPGA] DK-START-GW1N4fpga开发板用户手册 新人帖 attachment
2019-7-15 09:18 2 746
[FPGA] 在用赛灵思的FPGA,现在手头案子需要搭载一个SRAM,什么好的推荐? 新人帖 attachment
2019-7-14 21:20 12 2188
[FPGA] Xilinx做的一块开发板
2019-7-14 15:26 2 777
[FPGA] Panda侃技术,聊一聊国产FPGA attach_img
2019-7-13 23:49 1 1743
[FPGA] JTAG
2019-7-12 08:09 2 598
[FPGA] Linux_GUI加速(1)_GUI系统概述 新人帖
2019-7-10 11:55 6 1056
SDRAM和FLAH应该怎么选择 新人帖 attachment
2019-7-10 11:33 2 1096
[FPGA] 有人会设计K7 420T的板子吗?可以有偿外包
2019-7-9 16:45 10 1562
AD9642与altera FPGA的时序处理
2019-7-8 09:45 3 1105
[Quartus] 有关QuartusII软件的一个问题
2019-7-3 08:53 7 1136
ZYNQ的新板子,过年期间画的,留着以后用 attach_img
2019-7-2 23:43 15 2817
ZYNQ AXI-DMA
2019-7-2 23:18 7 1776
[FPGA] FPGA 复位
2019-7-1 23:02 8 894
[Quartus] 求助 Quartus II 9.1 安装包
2019-6-29 09:10 3 1482
[FPGA] 例说FPGA97:基于HDMI的AV采集显示之hdmi_controller.v模块代码... attach_img
2019-6-27 12:31 2 1666
[FPGA] 用FPGA设计的简易数字计频器 attach_img
2019-6-25 23:14 1 682
[FPGA] 基于fpga的 cameralink信号转光信号问题 新人帖
2019-6-25 17:56 8 1369
Spartan-6 系列芯片问题请教
2019-6-24 23:13 5 1367
[Quartus] 请教在quartusII中的实例引用ALT_IOBUF这个symbol指的是三态门吗
2019-6-19 11:45 1 4789
[verilog] vivado进行simulation时停在一个时间点 attach_img
2019-6-18 07:48 2 1939
[verilog] 用uart串口发送16位数据总是不对,调了一天了,求大佬帮助
2019-6-17 22:38 2 1652
[modelsim] ModelSim看波形的时候突然被中断了 新人帖 attach_img
2019-6-17 10:22 3 2537
VHDL 两个时钟问题 attach_img
2019-6-16 00:02 3 1000
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