今日: 3|主题: 14232|帖子: 104438 收藏 (180)
SP6 MEM资源不够怎么办 attach_img
2012-8-23 22:29 3 2154
Spartan-6 FPGA GTP 使用问题 attach_img  ...2
2012-12-13 13:54 32 5263
关于约束
2012-8-25 23:32 3 1715
ddr,sdram,debug verify 错误问题
2012-8-23 17:58 3 2227
一个system verilog的问题,求行家解决 attachment
2019-10-24 07:14 17 5418
请问8位控制器数据集成到APB总线上怎么处理比较合理?
2012-9-10 18:40 5 2052
MIg生成ddr2时序约束问题 attach_img  ...2
2015-11-2 18:32 38 10689
187.5MHZ输入时钟,需要得到125mhz的clk和一个移相90度后的clk
2012-8-21 20:21 12 4331
DSP与FPGA通信使用数据交换寄存器,Oh!
2012-8-22 22:38 12 3143
[CPLD] 使用spartan3的MIG生成的DDR2控制器如何写满整个DDR2SDRAM, attach_img
2012-9-5 00:36 11 3171
FPGA项目外包
2012-8-17 11:07 0 2065
DSP连接FPGA
2012-8-22 09:22 9 2617
[Quartus] Latency 究竟是多少? attach_img
2012-12-25 14:30 11 2744
FPGA为什么有时候还需要一个时钟配置芯片提供时钟? attach_img
2012-8-24 17:07 13 5695
请教:如何由熔丝图文件反推CPLD各引脚的连接关系?
2012-8-15 18:47 1 2240
FPGA外设的架构设计 attach_img
2012-8-15 19:33 4 1706
SP6的MCB的地址线和数据线组内位置可以调整吗
2012-8-17 10:28 4 2077
学习CPLD之前应有哪些准备工作?  ...2
2012-8-17 16:04 22 3641
ISE综合选项Keep Hierarchy
2013-1-25 14:10 2 6271
请教有没有大虾搞过can控制器IP核的?
2012-8-20 10:16 3 1851
xilinx、Altera只有学校用得多,真正的产品上很少看到  ...23
2013-1-23 22:03 51 8727
VHDL串口程序有误码
2012-8-20 22:23 5 1997
CH372可以直接连FPGA吗?
2012-8-8 18:13 4 2347
求助。这个电容太奇怪了 attach_img
2012-8-7 10:56 0 1270
程序突然无法下载了
2012-8-6 22:34 6 2757
用fpga做图像处理 是FPGA重要还是图像处理的算法重要
2012-8-7 23:18 8 3958
[Quartus] chipscope 如何抓取很长一段时间波形
2012-8-6 16:13 8 4531
双端口RAM
2012-8-5 17:54 3 1905
请问购买了带硬核FPGA芯片仍需要购买IP使用许可吗?
2012-8-4 17:17 1 2148
[Quartus] XC6SLX-CPG196怎么引线啊
2012-8-9 12:30 6 2631
同步写异步读
2012-8-4 10:57 10 2348
接着问一个用ISE设计DDR2控制器的版本问题
2012-8-6 22:33 4 2104
请教:关于verilog语法问题
2012-8-9 23:18 9 1939
这个电路为啥振荡不起来 attach_img
2012-8-10 06:51 4 1855
版主看过来:A家资源和X家资源对应关系? attach_img
2012-8-2 16:49 9 1982
猴哥:sp6的封装和价格?
2012-8-1 11:27 3 1883
spartan6下周配置电路方式请教
2012-7-30 20:57 1 2020
QuartusII12.0自带的ModelSim不能用啊!! attach_img
2012-7-30 16:51 1 1697
Xilinx 申请开发板 猴哥
2012-7-30 17:13 2 2520
[matlab] 求助在ISE13.1开发环境中添加Embedded processor失败
2012-7-30 10:05 3 4737
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