本版专家: gaochy1126
今日: 1|主题: 7696|帖子: 42847 收藏 (43)
51单片机不使用定时器测量超声波
2025-4-30 09:39 3 12730
INA226的arduino的驱动代码
2025-4-30 09:38 5 13593
lora的多点通信 attachment
2025-4-30 09:37 5 14976
[FPGA] EP4CE6E22C8 FPGA最小系统电路原理图+PCB源文件 attach_img
2025-4-29 11:51 2 16447
[Verilog HDL] CFA科普系列01|EDA工具装不上?可能不是你技术差,而是少了这两个命令
2025-4-27 10:26 0 2916
[FPGA] LogiSim 工具
2025-4-26 22:26 2 7903
[cadence] 用一套Linux系统,撑起整个芯片设计平台?CFA团队教你如何搭好EDA智算平台的技术底座 新人帖
2025-4-25 18:39 0 3717
[PADS] RK3168平板电脑原理图+pcb 新人帖  ...2345
2025-4-25 17:14 94 60248
[FPGA] 简单时序逻辑电路
2025-4-19 19:49 1 7897
[Verilog HDL] verilog哪本书比较好
2025-4-18 21:17 3 10544
wifi模块在一直重启?
2025-4-16 21:18 4 12767
'begin(int, int, int)' is ambiguous Wire.begin(sda, scl, 100000);
2025-4-15 20:21 3 11927
[Verilog HDL] vhdl和verilog哪个好?
2025-4-15 20:01 2 10384
[Verilog HDL] 有限状态机
2025-4-14 21:01 2 8561
有没有可以根据产品接口,自动生成接线图的软件或平台?
2025-4-14 20:23 1 6838
[cadence] [重磅]最全的电路仿真软件下载汇总,五大公司工具合集,65G attach_img digest reward1.00
2025-4-13 14:52 19 93311
[ISE] Vivado 安装和使用
2025-4-12 21:07 1 7891
AD8032的滤波算法
2025-4-12 21:03 2 15255
[Verilog HDL] 复杂时序逻辑电路
2025-4-12 20:46 1 9160
allegro17.4混合拼版问题 attach_img
2025-4-9 21:04 1 3639
stm32mp157可以跑神经网络吗
2025-4-2 20:35 3 12445
[cadence] 小哥Cadence Allegro72讲速成视频完整版,Cadence Allegro16.6教程 attach_img
2025-3-17 20:26 10 29905
求ESP32通过mqtt和android进行图片传输代码
2025-3-9 16:18 5 11423
PH传感器的电压是如何转换为pH数值
2025-2-14 11:12 2 11504
[FPGA] 复杂组合逻辑电路
2024-12-31 08:37 0 6588
[Verilog HDL] 简单组合逻辑电路
2024-12-31 08:36 0 8610
[Verilog HDL] 基础逻辑门
2024-12-31 08:35 0 8025
[FPGA] 代码风格规范
2024-12-31 08:34 0 6580
[FPGA] Testbench 的编写与应用
2024-12-31 08:34 0 6630
[Verilog HDL] Verilog 语法入门
2024-12-31 08:33 0 8055
[Allegro] Altium Designer规则及覆铜设计小技巧
2024-12-31 08:32 0 6927
allegro灌铜怎么删除 attach_img
2024-12-31 08:29 1 7208
myoware传感器测试指导
2024-11-30 21:42 1 14773
[Verilog HDL] 哪个软件写verilog体验最好?
2024-11-30 21:37 0 9900
[Verilog HDL] VHDL、Verilog和SystemVerilog的比较
2024-11-30 21:36 0 8975
[Verilog HDL] Verilog &与&&的区别
2024-11-30 21:33 0 8285
[Verilog HDL] Verilog中“=”和“<=”的区别
2024-11-30 21:33 0 8168
[Verilog HDL] 如何写好状态机_fpga_verilog
2024-11-30 21:32 0 8379
[Verilog HDL] 状态机实例
2024-11-30 21:32 0 7985
[Verilog HDL] 赋值运算符‘<=‘和‘=‘
2024-11-30 21:31 0 7860
下一页 »
快速发帖
还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则