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verilog 顶层模块调用子模块 子模块调用子模块的疑问
2011-8-14 11:23 8 17941
sdram耗资源多还是tft驱动耗资源多?
2011-8-12 23:39 4 2626
问一下 xilinx的芯片
2011-8-12 16:43 2 1888
FPGA可能坏了
2011-8-12 16:28 10 2658
[matlab] DSP48E把一些寄存器吸收到内部对timing的影响?
2011-8-12 16:13 5 2804
怎样搞定VLYNQ?
2011-8-12 11:29 2 4092
关于Verlog TASK的问题
2011-8-12 08:52 6 3172
新手请教一点语法问题
2011-8-11 21:05 3 2754
BDTI研究认证以DSP为核心的 FPGA设计的高水平综合(HLS)流程
2011-8-11 13:09 0 2126
大家在工作中都用哪个系列的芯片?
2011-8-11 10:16 8 2533
大家有用PX1011A实现PCI-E的吗?
2011-8-11 08:54 5 2962
请推荐一款能够驱动TFT,SDRAM,NAND flash的FPGA,价格低
2011-8-10 22:56 0 1933
[matlab] 如何将自己写的VHDL/verilog模块封装成IP核?
2011-8-10 17:43 4 3873
新手ModelSim-Altera波形问题 attach_img
2011-8-10 16:34 1 2754
FPGA芯片资源利用率可以达到100%吗?
2011-8-9 18:39 9 5042
Monkey版请进 attachment  ...2
2011-8-9 18:38 22 4334
FFT-IP求助。。。
2011-8-9 14:46 0 2125
FPGA编程问题
2011-8-9 14:27 10 2653
请教PCIE的问题
2011-8-9 13:52 0 2311
关于FPGA产生SPWM的问题
2011-8-9 11:23 3 2405
有人用过AD7714吗?它的输出信号频率是多大的啊?
2011-8-9 09:46 12 3007
[matlab] 用virtex4DCM时出现的倍频问题,怎么办啊?
2011-8-8 21:36 5 2877
SRL-type的资源可以power-on initialization吗?  ...2
2011-8-8 20:55 24 4670
Zynq-7000 可扩展式处理平台
2011-8-8 11:39 0 2447
[verilog] 支持下一代高带宽系统
2011-8-8 11:35 0 3169
[matlab] planahead与ISE是什么关系?(zz)
2011-8-7 18:47 0 2691
vhdl教程 attachment
2011-8-7 11:55 11 3038
总结我用FPGA的8点教训
2011-8-7 10:42 4 2875
FPGA最小系统设计
2011-8-6 16:58 0 2045
大家都是用verilog还是vhdl呢?  ...2
2011-8-6 13:42 30 5446
NIOS程序烧写进EPCS里,FPGA配置文件丢失
2011-8-5 21:31 1 3397
急!!!请教各位,有关计数器和LED扫面的问题?
2011-8-5 11:31 8 2634
[matlab] 不知道怎么在xilinx 的ISE中挂工艺库?
2011-8-5 09:36 2 2682
弱弱的问题 CORE GENERATOR可否生成宽度和深度由用户调整的DPRAM attach_img
2011-8-5 08:54 19 4103
又郁闷了 今天又遇到一个超级奇怪的问题 关于block RAM的
2011-8-4 22:32 4 3035
请教个nios的问题
2011-8-4 21:31 1 1999
怎么用FPGA实现向芯片送数啊
2011-8-4 16:41 4 2337
[matlab] verilog的许多项目源代码 attachment
2011-8-4 15:23 19 4610
关于quartus II 的问题
2011-8-4 13:24 3 3040
欢迎参加Altera&至芯科技FPGA免费技术沙龙
2011-8-4 13:00 0 1895
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