FPGA论坛

本版专家: feihufuture, jameswangchip, yulunna

今日: 0|主题: 14355|帖子: 104807

1 ... 193 194 195 196197198 199 200 ... 359 / 359 页下一页

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶赏金帖


关于LVDS LVDS hjjnet 2013-1-29 00:49 11 3380
FPGA典型应用及解决方案 ...2 3 FPGA ASIC 数字信号处 amini 2013-1-29 00:40 46 7117
Xilinx下载电缆原理图 ...2 3 XILINX 原理图电缆 amini 2013-1-29 00:33 46 6994
基于FPGA的两相步进电机细分驱动电路设计 FPGA 步进电机驱动电路设计 xlhtracy 2013-1-29 00:24 9 1882
[matlab] 一种用 VHDL设计实现的有线电视机顶盒信源发生方案有线电视信源 VHDL设计 lzmm 2013-1-29 00:23 8 2715
[CPLD] PIC单片机如何配制FPGA FPGA pic单片机 yzkn 2013-1-29 00:20 1 2106
ISE综合过程中，两个模块放一块的综合频率大于其中一个模块的单独综合频率 se hz 仿真 neufeifatonju 2013-1-29 00:13 11 3253
分析一个简单CPLD程序问题 buffer LED wuhaidianzi 2013-1-29 00:09 4 2395
Xilinx VHDL RAM 的初始化 VHDL XILINX wrigleymint 2013-1-29 00:08 7 3694
想问下各位大神，如何将八位的数据，分成高四位和第四位进行赋值呢数据赋值 weishukongji 2013-1-29 00:04 2 2041
[matlab] vivado HLS的视频教程 Vivado 视频教程 VivadoHLS SuperX-man 2013-1-29 00:00 3 2895
[CPLD] 请教关于spartan-3an的问题，如何烧写到片内flash ...2 flash spartan-3a xiaoweihua 2013-1-28 23:48 21 9032
AD里面鼠标扫过就显示网络那个怎么设置啊？网络 AD ywert000 2013-1-28 23:16 1 1593
请教个问题，在QUARTUS里定义了一个寄存器变量 UART weishukongji 2013-1-28 23:10 2 3159
请问 ISE planahead IO管脚约束界面的IN_TERM,OUT_TERM项是什么含义？ PlanAhead 管脚 TE wuhaidianzi 2013-1-28 23:10 3 2723
PECL电平怎么跟LVPECL电平相互转换？ LVPECL 电平 TTL 吴雅婷 2013-1-28 23:05 2 2512
高温FPGA [ FPGA PGA FPGA芯片 dwananqinyan 2013-1-28 22:38 6 2995
[Quartus] FPGA时钟引脚问题？求指教。 FPGA 引脚时钟 wolftc 2013-1-28 22:21 11 8985
请问 ISE planahead IO管脚约束界面的IN_TERM,OUT_TERM项是什么含义？ PlanAhead 管脚 TE qwempty 2013-1-28 22:16 1 2329
求教个问题，怎样用ＶＨＤＬ语言实现并行输入，串行输出串行并行 qwempty 2013-1-28 22:16 1 1404
赛灵思Zynq-7000 All Programmable SoC获年度最具潜力新技术奖提名 SOC Zynq-7000 赛灵思 xjsxjtu 2013-1-28 21:23 4 2008
用schematic写的顶层文件能不能用modelsim仿真？ modelsim schematic 仿真 mentoscui 2013-1-28 21:10 3 2415
ISE约束文件的基本操作 se ST TI wmsk 2013-1-28 21:09 4 2954
针对赛灵思ISE工具的verilog编程经验小结赛灵思 verilog编程 se lxAPP 2013-1-28 21:08 11 2952
FPGA输出LVPECL转PECL的问题 FPGA LVPECL PGA cot45 2013-1-28 21:07 2 2689
这样得到的bit_num即为位置。但电路出现自锁，求解其他算法？电路 ge RS mentoscui 2013-1-28 21:05 4 2001
对于SPI接口的AD，有必要用Verilog描述一个标准的SPI接口吗？ verilog AD zhpg009 2013-1-28 21:03 2 1756
Virtex-6 FPGA SPI Configuration Interface应用的几点建议 configuration FPGA 星星之火红 2013-1-28 21:00 2 2077
紧急求助！！！如何在planahead中查看延迟？ PlanAhead UART shiyinjita 2013-1-28 20:59 2 1637
超详细的FPGA网站大全 FPGA ic ST dwananqinyan 2013-1-28 20:59 9 2730
xilinx的约束实现（1） XILINX TI 时钟 shang651 2013-1-28 20:57 3 2363
ISE约束文件.ucf的写法 se ST dc wmsk 2013-1-28 20:56* 4 2090
FPGA牛人的经验分享 FPGA ic 信号 liuww1989 2013-1-28 11:17 9 2595
[matlab] 【转】ISE工程文件的管理--如何建立一个最小工程 se Synplify TE AutoESL 2013-1-28 09:03 8 3841
基于FPGA的图像处理（五）--状态机 FPGA 图像处理 LMQQ 2013-1-27 20:55 4 1576
求助 ce se TI lishaonan 2013-1-27 20:55 13 2811
虽然一笑了之，可是还是很失落。－转电子星星之火红 2013-1-27 20:54 6 1459
ddr2 ipcore 应用的问题 DDR IPCore 信号 lxAPP 2013-1-27 20:48 9 3559
关于插入CHIPSCOPE带来的时序干扰 ChipScope 时序调试 CHENBINGSTER 2013-1-27 14:43 10 3694
[VHDL] 基于PCI_X和RocketIO的高速数据传输系统设计 PCI RocketIO 系统设计 lzmm 2013-1-27 09:45 14 2743