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xilinx 中国通讯下载 XILINX 通讯 jakfens 2013-1-29 16:37 0 1715
用FPGA控制LCD12864的一点问题 FPGA LCD12864 控制醉小清风 2013-1-29 14:52 0 1308
能否在DCM输入频率变化的情况下，其输出频率不变频率变化 DCM hz zhulin 2013-1-29 14:16 6 2228
[Quartus] DDR3的CLK和CLK#的端接问题 DDR3 AN spartan mmoliver 2013-1-29 11:37 7 9938
IN_TERM是端接电阻？电阻 TE wuhaidianzi 2013-1-29 11:12 4 2074
用CPLD做spi通信时spi的SCK时钟怎么确定啊是需要跟cpld的时钟同步吗 spi通信时钟同步廊桥拾梦 2013-1-29 09:11 0 2028
有关于spi从机输出信号SDI（主机输入信号）的处理输出信号 sd 廊桥拾梦 2013-1-29 09:07 2 1875
菜鸟询问：想走FPGA的硬件路，该怎么来学习好？求介绍书 FPGA 硬件编程黄灿群 2013-1-29 09:03 11 1818
关于LVDS LVDS hjjnet 2013-1-29 00:49 11 3391
FPGA典型应用及解决方案 ...2 3 FPGA ASIC 数字信号处 amini 2013-1-29 00:40 46 7164
Xilinx下载电缆原理图 ...2 3 XILINX 原理图电缆 amini 2013-1-29 00:33 46 7029
基于FPGA的两相步进电机细分驱动电路设计 FPGA 步进电机驱动电路设计 xlhtracy 2013-1-29 00:24 9 1890
[matlab] 一种用 VHDL设计实现的有线电视机顶盒信源发生方案有线电视信源 VHDL设计 lzmm 2013-1-29 00:23 8 2725
[CPLD] PIC单片机如何配制FPGA FPGA pic单片机 yzkn 2013-1-29 00:20 1 2109
ISE综合过程中，两个模块放一块的综合频率大于其中一个模块的单独综合频率 se hz 仿真 neufeifatonju 2013-1-29 00:13 11 3256
分析一个简单CPLD程序问题 buffer LED wuhaidianzi 2013-1-29 00:09 4 2397
Xilinx VHDL RAM 的初始化 VHDL XILINX wrigleymint 2013-1-29 00:08 7 3703
想问下各位大神，如何将八位的数据，分成高四位和第四位进行赋值呢数据赋值 weishukongji 2013-1-29 00:04 2 2048
[matlab] vivado HLS的视频教程 Vivado 视频教程 VivadoHLS SuperX-man 2013-1-29 00:00 3 2903
[CPLD] 请教关于spartan-3an的问题，如何烧写到片内flash ...2 flash spartan-3a xiaoweihua 2013-1-28 23:48 21 9063
AD里面鼠标扫过就显示网络那个怎么设置啊？网络 AD ywert000 2013-1-28 23:16 1 1594
请教个问题，在QUARTUS里定义了一个寄存器变量 UART weishukongji 2013-1-28 23:10 2 3163
请问 ISE planahead IO管脚约束界面的IN_TERM,OUT_TERM项是什么含义？ PlanAhead 管脚 TE wuhaidianzi 2013-1-28 23:10 3 2727
PECL电平怎么跟LVPECL电平相互转换？ LVPECL 电平 TTL 吴雅婷 2013-1-28 23:05 2 2517
高温FPGA [ FPGA PGA FPGA芯片 dwananqinyan 2013-1-28 22:38 6 3003
[Quartus] FPGA时钟引脚问题？求指教。 FPGA 引脚时钟 wolftc 2013-1-28 22:21 11 9011
请问 ISE planahead IO管脚约束界面的IN_TERM,OUT_TERM项是什么含义？ PlanAhead 管脚 TE qwempty 2013-1-28 22:16 1 2333
求教个问题，怎样用ＶＨＤＬ语言实现并行输入，串行输出串行并行 qwempty 2013-1-28 22:16 1 1406
赛灵思Zynq-7000 All Programmable SoC获年度最具潜力新技术奖提名 SOC Zynq-7000 赛灵思 xjsxjtu 2013-1-28 21:23 4 2013
用schematic写的顶层文件能不能用modelsim仿真？ modelsim schematic 仿真 mentoscui 2013-1-28 21:10 3 2417
ISE约束文件的基本操作 se ST TI wmsk 2013-1-28 21:09 4 2962
针对赛灵思ISE工具的verilog编程经验小结赛灵思 verilog编程 se lxAPP 2013-1-28 21:08 11 2978
FPGA输出LVPECL转PECL的问题 FPGA LVPECL PGA cot45 2013-1-28 21:07 2 2694
这样得到的bit_num即为位置。但电路出现自锁，求解其他算法？电路 ge RS mentoscui 2013-1-28 21:05 4 2009
对于SPI接口的AD，有必要用Verilog描述一个标准的SPI接口吗？ verilog AD zhpg009 2013-1-28 21:03 2 1757
Virtex-6 FPGA SPI Configuration Interface应用的几点建议 configuration FPGA 星星之火红 2013-1-28 21:00 2 2085
紧急求助！！！如何在planahead中查看延迟？ PlanAhead UART shiyinjita 2013-1-28 20:59 2 1646
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xilinx的约束实现（1） XILINX TI 时钟 shang651 2013-1-28 20:57 3 2367
ISE约束文件.ucf的写法 se ST dc wmsk 2013-1-28 20:56* 4 2100