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AD9959输出的信号像是高频与低频的条幅波是什么情况
2014-3-2 09:10 0 1533
[FPGA] 【精彩**】Adam Taylor玩转MicroZed连载21:详解Zynq 的PS/PL
2014-3-1 16:01 0 3222
[modelsim] modelsim仿真跨时钟域仿真 出现的问题 attach_img
2014-2-28 16:04 7 1905
呼唤猴哥,好久不见啊
2014-2-28 09:45 4 1541
[FPGA] 用FPGA控制WIFI模块,实现和有WIFI接口的笔记本通信,能不能实现?
2014-2-27 15:33 11 8447
用DDR3的MIG仿真数据
2014-2-26 23:08 11 3161
[FPGA] 【电源模块--架构】FPGA系统的集成式电源管理单元简化
2014-2-26 17:33 0 1159
嵌入式ARM交流 347489284
2014-2-26 10:26 0 1020
新手,求兄弟们帮忙解答下 attach_img
2014-2-26 09:43 7 1857
请教MCB读写操作
2014-2-25 22:39 7 1771
Virtex6如何输出时钟驱动3.3V的电平?
2014-2-25 11:25 5 2935
[CPLD] CPLD如何实现频率相加 attachment
2014-2-24 22:18 11 2198
一个关于状态机的小问题
2014-2-24 21:15 5 1421
FPGA在步进电机控制中的应用
2014-2-24 14:32 3 2004
[FPGA] Vivado HLS学习资料
2014-2-24 13:38 0 1392
[FPGA] VivadoHLS中函数的层次设计和优化 attachment
2014-2-24 13:37 0 1591
[FPGA] 关于K7的IO承受电压
2014-2-24 13:35 0 1082
[CPLD] 批量的latticeCPLD的烧写方法有哪些
2014-2-23 22:14 14 3911
CPLD一路信号进去分成两路输出疑问
2014-2-23 20:14 1 1598
[FPGA] 求助verilog编写实现AXIStream-FIFO功能思路
2014-2-21 15:57 0 2354
成功的开始最重要!FPGA入门心得
2014-2-21 12:26 2 2120
[FPGA] 转载 Modelsim 中 ERROR: No extended dataflow license exists
2014-2-21 08:47 0 3729
[FPGA] 移植到VIVADO 的错误,错误如下 attach_img
2014-2-20 22:53 4 2618
对学习 I2C 总线的求助 attachment
2014-2-20 20:54 11 2716
[Quartus] ML605 MIG 等不到 app_rd_data_valid有效
2014-2-20 15:52 8 6938
关于Quartus II 13.0输入括号()的问题
2014-2-19 20:21 6 2972
一种基于CPLD的DSP人机接口模块设计 (1)
2014-2-19 18:02 3 1672
[FPGA] 怎样选择一个比较合适的FPGA的型号?
2014-2-19 16:08 1 1862
[FPGA] verilog 今日心得
2014-2-19 16:06 6 1602
跨时钟的信号一定要做同步处理,请问同步处理是下面哪种
2014-2-19 14:43 1 1266
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