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vhdl定义端口inout类型,很多警告,是怎么回事呢?
2013-2-17 19:48 1 1949
FPGA 约束?  ...2
2013-2-17 19:03 20 3840
[matlab] ISE13.1编译效率的问题
2013-2-17 19:02 5 2556
瞧这自冷水泼的
2013-2-17 18:45 3 1681
[Quartus] 基于OpenBus系统的FPGA嵌入式设计与实现
2013-2-17 18:44 9 2495
如何操作软核中的GPIO?
2013-2-17 18:07 8 2137
[matlab] ModelSim中文简易教程 attachment
2013-2-17 18:04 19 5403
NET设置为SAVE之后,再想连管脚该怎么做?
2013-2-17 18:03 4 1825
赛灵思最新软件设计工具PlanAhead视频演示(中文)  ...234
2013-2-17 16:23 61 13269
赛灵思全新设计套件——Vivado震撼登场-视频中文介绍 attachment  ...2
2013-2-17 16:15 27 6965
ODDR2 的延时问题
2013-2-17 11:34 6 4065
FPGA菜鸟QQ群
2013-2-17 11:02 1 1866
[matlab] 最近刚用ise发现rtl看不太懂啊不像quartus一样直观 attach_img  ...2
2013-2-16 09:18 23 6984
大家都过完年了么,有空帮小弟看一下sd卡读取的问题 attach_img
2013-2-16 09:09 8 2291
【新手】一直很奇怪verilog中关于生成语句的问题
2013-2-16 09:08 1 1561
[VHDL] 基于Xilinx-Spartan6 FPGA的MultiBoot设计的实现  ...2
2013-2-15 19:22 23 5102
想做个 Altera 的 USB Blaster
2013-2-13 23:33 8 2227
使用赛灵思FPGA加速包处理
2013-2-13 23:33 3 1181
一个电容引发的思考 attach_img
2013-2-13 23:32 10 3019
FPGA的小波实现
2013-2-13 18:53 4 1697
Xilinx推出多项20nm第一继续保持领先一代优势
2013-2-13 18:52 4 2132
[Quartus] 基于FPGA的智能温度采集控制器
2013-2-12 18:48 10 2548
xilinx官方源代码中的笔误吗?会一直错下去? agree
2013-2-11 15:12 6 2098
基于Xilinx PCIe Core 的DMA设计 attachment
2013-2-11 15:09 19 3984
谁能简单说一下verilog与SystemVerilog的异同点啊?
2013-2-11 15:07 2 1967
新手如何学习FPGA外围硬件电路设计
2013-2-9 15:32 3 1551
论坛周年庆活动一 —“赛灵思X-Man荣誉勋章进阶” attach_img agree  ...23
2013-2-9 15:29 54 6547
在做sdram串口实验的时候一直得不到读响应,求助 attach_img
2013-2-9 11:29 11 2362
状态机消抖感觉不太可靠啊??? attach_img
2013-2-7 23:14 7 1995
关于DDR设计的一个问题,急!!!!
2013-2-7 23:12 4 1978
cyclone3的pll可以再运行中设置参数吗?
2013-2-6 23:24 1 1614
如何在ISE中更新老版本的IP核
2013-2-6 20:35 8 2395
VHDL GPIO操作问题
2013-2-6 20:26 6 3698
ARM、DSP、FPGA的技术特点和区别
2013-2-6 20:24 2 1340
FPGA在DSP领域的应用
2013-2-5 22:32 10 2340
Verilog(FPGACPLD)设计小技巧
2013-2-5 08:58 4 1823
quartus ii v11 的LPM_ROM怎么用 attach_img
2013-2-5 08:26 9 5197
请教高手,遇到问题了! attach_img
2013-2-4 22:15 0 3796
FPGA基础知识:详解时钟
2013-2-4 15:32 10 1959
基于FPGA的时序及同步设计 agree
2013-2-4 12:00 11 1533
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