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[FPGA] 请问管脚配置中off-chip termination和IN TERM \ OUT TERM分别指什么啊？ Chip INA 管脚配置 294897997 2014-8-18 09:38 1 4622
[Allegro] 新人，求指导如何让allegro产生AD shift+S的相似效果 ALLEGRO AD shift xiaxiaotao 2014-10-26 16:54 15 4832
[PADS] pads导出geber时过孔是实心孔怎么变成空心的 ADS pad pads a584702302 2017-4-12 19:59 4 3385
Verilog中浮点数进行截位 verilog function 函数上官紫虞 2014-9-2 08:58 5 3469
[FPGA] 关于一个io标准的问题，请各位大侠指教 IO FPGA PGA 294897997 2014-8-18 09:06 2 1146
[protel] AD08 history目录下的压缩文件可以删除吗？ AD HISTORY AC ElectronF0 2014-8-20 08:48 5 4287
[FPGA] 数据截位 HDL verilog VerilogHDL 上官紫虞 2014-9-3 17:37 3 1628
[Allegro] （初学者）PCB editor 导入网络表错误，求指导 PCB 网络 ni xiaxiaotao 2014-8-13 13:22 4 4894
[Allegro] 请教大家，allegro对机构图的尺寸要求 ...2 ALLEGRO vampirelulu 2014-8-14 16:34 20 5657
[Allegro] Win8.1 64位安装 allegro16.6装了5次，*了5次都不行啊，求教 ...2 win8 Allegro16.6 AC Imakey 2019-2-14 16:09* 26 13893
[protel] 多通道（room）设计、出现sequence errors错误 RS sequence 元件 cpl_1 2014-8-8 16:56 0 2691
[multisim] 横坐标为HZ纵坐标为V，请问仿真结束后，要如何解读仿真 hz 滤波 xiaxiaotao 2014-8-5 15:01 0 1263
[multisim] PSPICE 初学者的疑问，运行仿真时的错误信息 PSPICE 仿真 tc xiaxiaotao 2014-9-16 21:24 3 2279
[Verilog HDL] Verilog HDL HDL verilog verilo 菜鸟一只啊 2014-9-17 11:39 5 1554
[PADS] pads中修改了封装库后怎样才能更新到PCB中？ pads PCB 封装库 pcbca2012 2015-1-13 15:28 1 5449
[FPGA] 遇到一个时序问题，劳烦各位出手相助！时序信号 npu 294897997 2014-8-6 15:46 3 1279
[Allegro] 使用ORCAD capture 画原理图相同的部分作图 CAPTURE OrCAD 原理图 xiaxiaotao 2015-4-25 10:29 9 2393
[FPGA] modelsim仿真fpga定制ram，出现module altsyncram not defined define FPGA modelsim 上官紫虞 2014-8-8 10:14 7 3877
[protel] “Altium Designer Summer 08”的自动布线功能如何？ Altium designer 自动布线 JobShare 2014-7-29 09:35 3 1522
[FPGA] FPGA管脚不同情况下的状态，哪位大侠汇总一下呢？ FPGA 管脚电平 294897997 2015-1-8 17:45 1 1420
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