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[FPGA] 新手提一个问题，关于综合后查看RTL原理图（已解答） RTL 原理图技术达人 2013-11-2 10:32 0 1508
[FPGA] ALTERA IP核问题 altera ip核 DDR yzh0912 2013-11-1 21:43 4 1766
FIR滤波器的输出是输入延迟N个周期才输出吗？如何得知啊？ FIR fir滤波器滤波 lbqq2006013 2013-11-1 21:02 0 1773
[verilog] 谢谢 brucechen2012 2013-11-1 16:42 7 1896
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[FPGA] CYCLONE IV EP4CE15F17C8N的JTAG cyclone JTAG ce gcxzhz 2013-11-1 01:27 3 2838
[FPGA] FIR滤波器数据延迟请教 fir滤波器 code 517650971 2013-10-31 11:11 5 3110
[verilog] ZedBoard Schematics schematics zedboard gaochy1126 2013-10-31 11:00 11 2912
[Quartus] spartan6和DDR2的选型，让我好纠结…… ...2 DDR spartan6 选型水畔天蓝 2013-10-31 10:26 36 11312
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[FPGA] 正准备找工作，关于面试，希望作为过来人的大神们给点建议！电路工程师时序 zhang-sb23 2013-10-31 07:59 5 1979
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