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求下面一个简单的三极管电路图问题三极管电路电路图 tianyakeliu6 2013-11-14 22:43 3 1524
[FPGA] 拜拜FPGA! FPGA verilo verilog cuianbin 2013-11-14 15:01 12 2738
[FPGA] 西安外包FPGA项目 FPGA PGA ARM dyqiao 2013-11-14 09:34 0 1599
DDR2 控制器初始化失败，calib_done一直为低 ...2 3 控制器 DDR 时钟 weiwenty 2013-11-14 09:33 43 15846
[verilog] 谢谢 brucechen2012 2013-11-13 23:16 5 2512
请教 xilinx的时序报告中的这段话是什么意思 XILINX 时序 hz ldx521 2013-11-13 21:20 5 1890
怎么用virtex7产生的一个ip核控制2个ddr3 ip核控制 DDR3 tianyakeliu6 2013-11-13 20:32 0 1284
[FPGA] 调用ISE里面的IP核，如何确定是硬核还是软核 ip核软核 se 52228254 2013-11-13 19:03 2 3321
[FPGA] Spartan 6芯片里面是否要烧程序？ spartan 芯片 flash surv_01 2013-11-13 19:00 4 1471
基于赛灵思XC5VSX95T 的6U CPCI软件无线电通信处理解决方案软件无线电赛灵思 feihong777 2013-11-13 11:39 5 2375
7系列GTX 40G10G动态切换流程 AC des serdes GoldSunMonkey 2013-11-12 20:16 9 2503
FPGA精华资料下载 FPGA TE altera lmxstar 2013-11-12 16:04 12 4586
[FPGA] 综合后FPGA占用DSP48资源较实际的要多 DSP FPGA ip核 wwj1020 2013-11-11 20:31 0 1587
FPGA常数表是存在哪里呢 FPGA Actel flash supers001 2013-11-11 19:45 3 1948
在FPGA上如何实现排序算法 FPGA PGA zhulin 2013-11-11 16:54 1 1943
[FPGA] chipscope只能显示标号？ ChipScope 信号 machairodus 2013-11-11 11:35 10 2213
求助，信号噪声信号噪声 AD sulianghe 2013-11-11 10:56 1 1400
[FPGA] 有熟悉Altera的进来指点下 altera ip AC jingyuxiong 2013-11-10 20:18 2 1669
[FPGA] syplify综合 UART 时序炸凉 2013-11-10 17:38 1 1368
A3P060做两个16位的乘法都做不了吗 FPGA PGA 编译 supers001 2013-11-10 17:07 1 1439
一个Verilog新手问题 verilog edge POS supers001 2013-11-10 16:13 7 1706
[CPLD] xilinx的千兆以太网IP核是免费的吗？ ...2 ip核 XILINX 以太网 zhhtqb2b 2013-11-9 13:21 28 14605
[VHDL] 关于布局时出现的一个警告 ...2 ST dc AI tmkdfan 2013-11-9 12:37 31 5962
[VHDL] 菜鸟就是菜鸟，连ISE测试文件都没搞好 ...2 se ST ni crjab 2013-11-8 21:58 21 5027
[VHDL] cpld写lcd的时序，第一次写vhdl，大家帮忙看看有问题没 LCD VHDL zhubright 2013-11-8 21:50 6 2168
[VHDL] 求助：结构体中使用signal和variable最后综合有什么区别呢 SIGNAL BLE Variable nm2012 2013-11-8 21:39 2 2286
[FPGA] 存储问题存储程序胡蒙云 2013-11-8 21:14 10 2079
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一个牛人对FPGA的理解－－太可怕了！ ...2 FPGA 存储器晶体 wmsk 2013-11-8 20:32 30 10357
用ISE自带仿真软件对于fpga代码数据仿真问题仿真软件 se FPGA代码 wdd765683369 2013-11-8 17:55 1 1887
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